|
| << vorige | volgende >> |
Tijdschrift beschrijving
Alle jaargangen van het bijbehorende tijdschrift
Alle afleveringen van het bijbehorende jaargang
Alle artikelen van de bijbehorende aflevering
Details van artikel 93 van 122 gevonden artikelen
| Titel: |
Power Reduction in VLSI chips by Optimizing Switching Activity at Test Process, Architecture & Gate Level |
| Auteur: |
Chetan Sharma |
| Verschenen in: |
International journal of engineering science and technology |
| Paginering: | Jaargang 3 (2011) nr. 4 pagina's 3256-3259 |
| Jaar: |
2011 |
| Inhoud: |
Due to increasing the demand of low power VLSI test process, it is necessary to consider all small factors which affect on total power dissipation. This paper gives the reduction of power by advancement in test pattern generation methods and gives the complete flow of data using switching suppression blocks at architecture and gate level. |
| Uitgever: |
Engg Journals Publication (provided by DOAJ) |
| Bronbestand: |
Elektronische Wetenschappelijke Tijdschriften |
Details van artikel 93 van 122 gevonden artikelen
| << vorige | volgende >> |