|
| << vorige | volgende >> |
Tijdschrift beschrijving
Alle jaargangen van het bijbehorende tijdschrift
Alle afleveringen van het bijbehorende jaargang
Alle artikelen van de bijbehorende aflevering
Details van artikel 4 van 8 gevonden artikelen
| Titel: |
Design of a low-power 8 × 8-bit parallel multiplier using MOS current mode logic circuit |
| Auteur: |
Kim, J. B. Lee, Y. S. |
| Verschenen in: |
International journal of electronics |
| Paginering: | Jaargang 94 (2007) nr. 10 pagina's 905-913 |
| Jaar: |
2007-10 |
| Inhoud: |
This paper proposes an 8 × 8 bit parallel multiplier using MOS current mode logic (MCML) for low power consumption. The 8 × 8 bit multiplier is designed with the proposed MCML full adders and the conventional full adders. The proposed multiplier is achieved to reduce the power consumption by 9.4% and the power-delay-product by 11.7% compared with the conventional circuit. The validity and effectiveness are verified through HSPICE simulation. The proposed multiplier is designed with the Samsung 0.35 μm standard CMOS process. |
| Uitgever: |
Taylor & Francis |
| Bronbestand: |
Elektronische Wetenschappelijke Tijdschriften |
Details van artikel 4 van 8 gevonden artikelen
| << vorige | volgende >> |